1.由于使用K7的FPGA芯片，软件必须使用vivado(使用的vivado2017.4)，在调试期间碰到编译失败，但是并没有报告任何error的情况。最后通过关机重启可编译成功；
2.在设计DDR部分原理图前一定要先使用vivado分配确认引脚，然后按照软件通过的引脚分配文件；
3.当DDR3的信号接到FPGA的HR bank上时，600MHz不能通过，需放在HP bank上，500MHz可以通过。因此DDR3有比较高的速度要求的情况下不适合放在HR bank上；
4.DDR所有的地址和控制信号必须放在单独的一个bank上。
