感觉海康威视面试是太简单？还是面试官不重视？两次面试感觉都不是很友好，但是还是记录一下吧。
一面：（电话面） 在食堂的时候突然来电，推迟了办个小时回寝室面的。 主要就是问项目，面试官抠的很细，一些原理性的东西需要让你最好能举例讲出来。 他主要问了我项目中滤波器的使用上，其中就让我用12345…这样的数字来讲解CIC滤波器的具体积分滤波过程。 二面：（视屏面） 面试过程中毫无交流，一直都是一个问一个答，也不会对你的回答做任何评判
在简历上自己挑选一个项目讲讲（自己叨叨叨讲完就完，毫无交流，也无提问，尬的一比）Verilog和C的区别 verilog是硬件描述语言，FPGA或者CPLD之后，会生成电du路，所以叫硬件描述语言，且是并行zhi运dao行的，并行处理；c语言是软件语言，下载到CPU之后，还是软件，而不会根据你的代码生成相应的硬件电路，且是串行处理。reg型和wire型的区别？在always（*）中有什么区别？ a. wire型数据常用来表示以assign关键字指定的组合逻辑信号。模块的输入输出端口类型都默认为wire型。默认初始值是z。b. reg型表示的寄存器类型。always模块内被赋值的信号，必须定义为reg型，代表触发器。
默认初始值是x：
c. reg相当于存储单元，wire相当于物理连线。
d. wire表示直通，即只要输入有变化，输出马上无条件地反映；reg表示一定要有触发，输出才会反映输入。
e. 不指定就默认为1位wire类型。专门指定出wire类型，可能是多位或为使程序易读。wire只能被assign连续赋值，reg只能在initial和always中赋值。wire使用在连续赋值语句中，而reg使用在过程赋值语句中。
f. reg变量在always块中有两种情况： always后的敏感表中是（a or b or c）形式的，也就是不带时钟边沿的，综合出来还是组合逻辑 always后的敏感表中是（posedge clk）形式的，也就是带边沿的，综合出来一般是时序逻辑，会包含触发器（Flip－Flop）
怎么提高FPGA工作频率 见博客如何提高FPGA工作频率？影响FPGA运行速度的几大因素如果叫你设计一个计数器，需要考虑哪些方面的东西？ 我当时说了初值、终值、enable信号、中断信号等，也没有说究竟对不对关于团队合作的一些问题，比如团队中有个同事跟不上进度怎么办？有同事突发奇想想要把某个算法写写得更完善，但是又面临dead line，你怎么协调？如果有一个没有做过的新项目交到你手上，你要怎么分配任务下去？