数字后端布局布线（P&R，place-and-route）是Netlist-to-GDSII的过程，是决定能否流片的首要前提，也直接关系到芯片设计时序收敛、PPA、可制造性与良品率等。
P&R对工具的依赖性较强，工具操作相对复杂。作为数字后端设计工程师，不清楚P&R全流程、对EDA 工具操作不熟练、没有掌握各流程环节的分析与优化技巧，则无法高效正确完成后端设计，甚至会导致流片节点的延期与流片的失败。
随着集成电路规模不断加大，市场对数字后端工程师的需求旺盛。
后端工程师要具备的能力：
布局布线所需的工艺文件与库、floorplan、CTS、place、route、MCMM等全流程和技术知识，熟练使用EDA工具IC Compiler II（ICCII）进行布局布线各阶段的设置与优化，掌握congestion改善、时钟树分析、全局和布局skew优化、timing violation fixing、功能和时序ECO等技巧，掌握DRC、metal filling等物理验证与可制造性等知识。
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